研究課題
平成23年度は、実速度スキャンテストにおける消費電力の影響を高精度で解析する手法を確立すること、及び、その効果を評価実験で確認することを目標に実施した結果、以下の研究成果が得られた。研究成果1(ゲート・レイアウト混合型高精度テスト電力解析手法の確立)ゲートレベル設計情報(論理素子の種類と接続情報)、及び、レイアウト設計情報(論理素子の配置・配線のデータ、クロックツリーのデータ、電源ネットワークのデータ)に基づいて、テスト時の電源ノイズの原因となるキャプチャ電力が活性化パスの遅延値に与える影響に関する高度な解析手法を確立した。特に、回路内の論理値変化の相対的な時間関係に着目し、対象ゲートの出力タイミングより後に発生する論理値変化を除外することによって、キャプチャ電力の解析精度を向上させた。更に、シフト電力がクロックツリーにおけるクロックスキューに与える影響を解析する手法をも確立した。これによって、テスト電力の解析精度を飛躍的に向上させることができた。研究成果2(実回路などによるテスト電力解析手法の実験評価と改良)研究成果1の提案手法について、まずISCAS'89とITC'02の大規模ベンチマーク回路を用いて予備実験を行い、電源ネットワーク分割サイズなどのパラメータの最適値を決定した。更に、CPUをベースにして設計された大規模実回路を用いて詳細な評価実験を行った。その結果、提案手法のテスト電力解析精度の高さが確認された。また、解析時間を短縮するため、すべての論理素子(ゲートとフリップ・フロップ)ではなく、フリップ・フロップのみを対象としたテスト電力解析実験をも行った。その結果、実用的な実行時間内で解析可能であることが分かった。この結果に基づいて、フリップ・フロップ対象型処理を追加し提案手法を改良した。
すべて 2010 その他
すべて 雑誌論文 (2件) (うち査読あり 2件) 学会発表 (7件) 備考 (1件)
IEICE Trans.Inf.& Syst.
巻: E93-A ページ: 1309-1318
ASP Journal of Lower Power Electronics
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http://aries3a.cse.kyutech.ac.jp/~wen/
