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2011 年度 実績報告書

次世代低消費電力LSI回路のための電力調整型テスト方式に関する研究

研究課題

研究課題/領域番号 22300017
研究機関九州工業大学

研究代表者

温 暁青  九州工業大学, 大学院・情報工学研究院, 教授 (20250897)

研究分担者 梶原 誠司  九州工業大学, 大学院・情報工学研究院, 教授 (80252592)
宮瀬 紘平  九州工業大学, 大学院・情報工学研究院, 助教 (30452824)
キーワードLSIテスト / 低電力テスト / テスト電力調整 / 遅延テスト / 微小遅延故障 / 活性化パス / 高品質化 / 高信頼化
研究概要

平成23年度は、実速度スキャンテストにおける高精度電力解析に基づく電力調整エリア特定手法、及び、電力調整エリアに対する局所テスト電力調整手法に関する研究を実施した結果、以下の研究成果が得られた。
研究成果1(高精度電力解析に基づく電力調整エリア特定手法の確立)
与えられたテストベクトルで活性化された長いパスを効率的に見つける手法を提案した。大規模回路で評価実験を行った結果、その有効性を確認した。更に、LSI回路の配置・配線レイアウト設計情報及び電源ネットワーク(PDN)設計データに基づいて、活性化パス上のゲートの電源電圧に強い影響を与える論理素子(ゲート及びフリップ・フロップ)を特定する手法を提案した。これらの論理素子は活性化パスの影響領域(Impact Area)を構成し、その状態遷移量が高精度電力解析に用いられる。これによって、高精度電力解析が可能になった。
研究成果2(電力調整エリアに対する局所テスト電力調整手法の確立)
研究成果1の提案手法で特定した活性化パスの影響領域における状態遷移量(Weighted Switching Activity)によって、長い活性化パスを3つのタイプに分類するための基準を確立した。その中で、特に状態遷移の多い活性化パス(Hot Path)及び特に状態遷移の少ない活性化パス(Cold Path)について、その影響領域内の状態遷移量をまずGated Clockで調整することを試み、その次に冗長入力ビットへ最適な論理値を与えることで更に調整するための2段階電力調整手法を提案した。組合せテスト圧縮機構付きのベンチマーク回路で評価実験を行った結果、提案手法の有効性を確認することができた。

現在までの達成度 (区分)
現在までの達成度 (区分)

2: おおむね順調に進展している

理由

計画通りに研究活動を展開し、順調に研究成果を上げることができた。

今後の研究の推進方策

今年度は本研究課題の最終年度であり、今まで開発した要素技術の統合が重要目標である。それを達成するために、研究計画に沿って着実に研究活動を展開する。特に、多くの複雑な電子設計自動化(EDA)ッールを用いて評価実験を行う必要があるので、個々のツールの使用へのサボート体制を早期に確立する。また、多くの要素技術を統合する場合に必要なトレードオフについても考慮し、有効な技術系統を確立する。

  • 研究成果

    (20件)

すべて 2012 2011 2010 その他

すべて 雑誌論文 (2件) (うち査読あり 2件) 学会発表 (17件) 備考 (1件)

  • [雑誌論文] A GA-Based X-Filling for Reducing Launch Switching Activity toward Specific Objectives in At-Speed Scan Testing2011

    • 著者名/発表者名
      Y.Yamato, X.Wen, R.Miyase, H.Furukawa, S.Kajihara
    • 雑誌名

      IEICE Trans.Inf.& Syst.

      巻: E94-D ページ: 833-840

    • DOI

      10.1587/transinf.E94.D.833

    • 査読あり
  • [雑誌論文] Distribution-Controlled X-Identification for Effective Reduction of Launch-Induced IR-Drop in At-Speed Scan Testing2011

    • 著者名/発表者名
      K.Miyase, K.Noda, H.Ito, K.Hatayama, T.Aikyo, Y.Yamato, H.Furukawa, X.Wen, S.Kaiihara
    • 雑誌名

      IEICE Trans.Inf.& Syst.

      巻: E94-D ページ: 1216-1226

    • DOI

      10.1587/transinf.E94.D.1216

    • 査読あり
  • [学会発表] Fault Detection with Optimum March Test Algorithm2012

    • 著者名/発表者名
      N.A.Zakariz, W.Z.W.Hasan, I.A.Halin, R.M.Sidek, X.Wen
    • 学会等名
      IEEE International Conference on Intelligent Systems, Modeling and Simulation
    • 発表場所
      Kota Kinabalu, Malaysia
    • 年月日
      2012-02-08
  • [学会発表] 実速度スキャンテストにおける高品質なキャプチャ安全性保障型テスト生成について2012

    • 著者名/発表者名
      西田優一郎, 温暁青, 工藤雅幸, 宮瀬紘平, 梶原誠司
    • 学会等名
      FTC研究会
    • 発表場所
      日本大分県
    • 年月日
      2012-01-21
  • [学会発表] New Test Partition Approach for Rotating Test with Lower Rate2012

    • 著者名/発表者名
      S.Wang, S.Kajihara, Y.Sato, K.Miyase, X.Wen
    • 学会等名
      FTC研究会
    • 発表場所
      日本大分県
    • 年月日
      2012-01-19
  • [学会発表] Additional Path Delay Fault Detection with Adaptive Test Data2011

    • 著者名/発表者名
      K.Miyase, H.Tanaka, K.Enokimoto, X.Wen, S.Kajihara
    • 学会等名
      IEEE Workshop on RTL and High Level Testing
    • 発表場所
      Jaipur, India
    • 年月日
      2011-11-26
  • [学会発表] Power-Aware Test Pattern Generation for At-Speed LOS Testing2011

    • 著者名/発表者名
      A.Bosio, L.Dilillo, P.Girard, A.Todri, A.Virazel, K.Miyase, X.Wen
    • 学会等名
      IEEE Asian Test Symposium
    • 発表場所
      New Delhi, India
    • 年月日
      2011-11-23
  • [学会発表] Efficient BDD-based Fault Simulation in Presence of Unknown Values2011

    • 著者名/発表者名
      M.A.Kochte, S.Rundu, K.Miyase, X.Wen, H.-J.Wunderlich
    • 学会等名
      IEEE Asian Test Symposium
    • 発表場所
      New Delhi, India
    • 年月日
      2011-11-23
  • [学会発表] Effective Launch Power Reduction for Launch-Off-Shift Scheme with Adjacent-Probability-Based X-Filling2011

    • 著者名/発表者名
      K.Miyase, U.Uchinodan, K.Enokimoto, Y.Yamato, X.Wen, S.Kajihara, F.Wu, L.Dilillo, A.Bosio, P.Girard
    • 学会等名
      IEEE Asian Test Symposium
    • 発表場所
      New Delhi, India
    • 年月日
      2011-11-22
  • [学会発表] SAT-based Capture-Power Reduction for At-Speed Broadcast-Scan-Based Test Compression Architectures2011

    • 著者名/発表者名
      M.A.Kochte, K.Miyase, X.Wen, S.Kajihara, Y.Yamato, K.Enokimoto, H.-J.Wunderlich
    • 学会等名
      IEEE International Symposium on Low Power Electronics and Design
    • 発表場所
      Fukuoka, Japan
    • 年月日
      2011-08-01
  • [学会発表] VLSI Testing and Test Power2011

    • 著者名/発表者名
      X.Wen
    • 学会等名
      IEEE Workshop on Low Power System on Chip (SoC)
    • 発表場所
      Orlando, USA(招待講演)
    • 年月日
      2011-07-28
  • [学会発表] Layout-Aware Pattern Evaluation and Analysis for Power-Safe Application of TDF Patterns2011

    • 著者名/発表者名
      H.Salmani, W.Zhao, M.Tehranipoor, S.Chacravarty, X.Wen
    • 学会等名
      IEEE Intl.Workshop on Impact of Low-Power design on Test and Reliability
    • 発表場所
      Trodheim, Norway
    • 年月日
      2011-05-27
  • [学会発表] Mapping Test Power to Functional Power Through Smart X-Filling for LOS Scheme2011

    • 著者名/発表者名
      F.Wu, L.Dilillo, A.Bosio, P.Girard, M.Tehranipoor, K.Miyase, X.Wen, N.Ahmed
    • 学会等名
      IEEE Intl.Workshop on Impact of Low-Power design on Test and Reliability
    • 発表場所
      Trodheim, Norway
    • 年月日
      2011-05-27
  • [学会発表] Power-Aware Test Generation with Guaranteed Launch Safety for At-Speed Scan Testing2011

    • 著者名/発表者名
      X.Wen, K.Enokimoto, K.Miyase, Y.Yamato, M.Kochte, S.Kajihara, P.Girard, M.Tehranipoor
    • 学会等名
      IEEE VLSI Test Symposium
    • 発表場所
      Dana Point, USA
    • 年月日
      2011-05-03
  • [学会発表] Power Reduction Through X-filling of Transition Fault Test Vectors for LOS Testing2011

    • 著者名/発表者名
      F.Wu, L.Dilillo, A.Bosio, P.Girard, S.Pravossoudovitch, A.Virazel, M.Tehranipoor, K.Miyase, X.Wen, N.Ahmed
    • 学会等名
      6th International Conference on Design & Technology of Integrated Systems in Nanoscale Era
    • 発表場所
      Athens, Grace
    • 年月日
      2011-04-06
  • [学会発表] Towards the Next Generation of Low-Power Test Technologies2010

    • 著者名/発表者名
      X.Wen
    • 学会等名
      IEEE International Test on ASIC
    • 発表場所
      Amoi, China(招待講演)
    • 年月日
      2010-10-27
  • [学会発表] Architectures for Testing 3D Chips Using Time-Division Demultiplexing/Multiplexing2010

    • 著者名/発表者名
      L.-T.Wang, N.A.Touba, M.S.Hsiao, J.-L.Huang, C.-M.Li, S.Wu, X.Wen, M.Bhattarai, F.Li, Z.Jiang
    • 学会等名
      IEEE International Workshop on Testing Three-Dimensional Stacked Integrated Circuits
    • 発表場所
      Anaheim, USA
    • 年月日
      2010-09-23
  • [学会発表] A Novel Scan Segmentation Design Method for Avoiding Shift Timing Failure in Scan Testing2010

    • 著者名/発表者名
      Y.Yamato, X.Wen, M.A.Kochte, K.Miyase, S.Kajihara, L.-T.Wang
    • 学会等名
      IEEE International Test Conference
    • 発表場所
      Anaheim, USA
    • 年月日
      2010-09-21
  • [学会発表] Clock-Gating-Aware Low Launch WSA Test Pattern Generation for At-Speed Scan Testing2010

    • 著者名/発表者名
      Y.-T.Lin, J.-L.Huang, X.Wen
    • 学会等名
      IEEE International Test Conference
    • 発表場所
      Anaheim, USA
    • 年月日
      2010-09-20
  • [備考]

    • URL

      http://aries3a.cse.kyutech.ac.jp/~wen/

URL: 

公開日: 2013-06-26   更新日: 2014-09-03  

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