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本研究では 30 kHz の超高頻度で起きる事象のトリガを約 1,000 個の読み出し機器に可能な限り遅延なく分配し、パイプライン方式で読み出されるデータが帯域幅を越えない仕組みを保ちつつデッドタイムを十分無視できる程度に小さくする方法を考案した。このトリガ分配を効率良く行なうためのシリアル通信プロトコルを新たに設計し、またプロトコルを FPGA の論理回路として実装するための回路モジュール FTSW を製作した。このシステムはポアソン分布の疑似トリガによる試験やビームや宇宙線を用いた検出器の動作試験で検証され、間もなく開始される Belle II 実験の主要な構成要素として使用される。
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