研究課題
基盤研究(C)
低速な主記憶による性能低下を抑えることを目的に、メモリ・レベル並列(MLP: memory-level parallelism)を利用するコンピュータ・アーキテクチャについて研究を行った。MLP とは、主記憶へのアクセスを並列化することをいう。2 つの方式を提案した。1 つは、プロセッサが管理する命令数を仮想的に増加させ、コストの増加を抑えつつ MLPを促進する仮想リオーダ・バッファ方式である。もう 1 つは、多数の命令を管理できるようハードウェアの拡大は行うが、それによる悪影響、すなわち、クロック速度の悪化や命令レベル並列の阻害を抑制するため、適応的にそれらのハードウェアのサイズを変更する動的命令ウィンドウ・リサイジング方式である。評価を行った結果、通常のプロセッサに対し、仮想リオーダ・バッファ方式により 35%、動的命令ウィンドウ・リサイジング方式により 45%の性能向上を達成できることを確認した。
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IEICE Transactions on Information and Systems
巻: Vol.E95-D, No.9 ページ: 2235-2246
巻: Vol. E93-D, No.12 ページ: 3294-3305
http://www.ando.nuee.nagoya-u.ac.jp/
