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2016 年度 研究成果報告書

配線による遅延調整手法を用いたホストベースIPSプロセッサの開発と検知回路最適化

研究課題

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研究課題/領域番号 25330149
研究種目

基盤研究(C)

配分区分基金
応募区分一般
研究分野 情報セキュリティ
研究機関弘前大学

研究代表者

佐藤 友暁  弘前大学, 総合情報処理センター, 准教授 (00336992)

研究期間 (年度) 2013-04-01 – 2017-03-31
キーワードIDS / IPS / FPGA / RTL / ウェーブパイプライン
研究成果の概要

不正アクセスやコンピュータウイルスによって,情報漏えいや情報改ざんの被害が多発している。実際に日本年金機構は標的型攻撃によって個人情報を流出する問題を起こした。このような,不正アクセスやコンピュータウイルスを防ぐために,IDS (不正アクセス検知システム)やIPS(不正アクセス防御システム)による監視と被害防止が不可欠である。本研究ではモバイル機器においてこれらの問題に技術的なアプローチで解決することを目的として,ウェーブパイプライン手法のファインチューニングを再構成可能なプロセッサ上で実現できることを明らかにした。加えて検知回路の最適化をASIC-FPGA協調設計によって実現した。

自由記述の分野

計算機工学

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公開日: 2018-03-22  

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