研究課題
近年,微細化によらず集積度を高める技術として3次元積層技術が注目を集めている.しかし,垂直配線に用いられるTSV(Through Silicon Via)は面積オーバーヘッドが大きいため,できる限り少ないTSV で3次元FPGA(Field Programmable Gate Array)を構成することが重要になる.また,FPFA 設計において微細なプロセスでは動作速度の向上やリーク電力などにより,低消費電力な設計が求められている.しかし,既存の消費電力解析ツールでは3次元FPGAに対応しておらずアーキテクチャの探索への適用が難しい.本研究では以下の3点を課題とし,積層方式までを含めた3次元FPGAアーキテクチャおよびCADツールに関する研究を行う.・従来のFPGA はASIC と比較して性能が低いため,アーキテクチャレベルでの改良が必要・3次元FPGA の配線構造(トポロジ)を定量的に決める手段がない・3次元FPGA を有効にサポートするCAD ツールが存在しない上記の課題に対して(1)構成メモリの削減は面積削減に有効なため,少構成メモリアーキテクチャを明らかにした,(2)2層積層ではface-down積層を用いてTSVレスな回路構成を明らかにした.また,4層以上はface-up積層も用いる形でFPGAのIO部分のみTSVを配置した積層方式を明らかにした,(3)3次元FPGAのアーキテクチャ探索および消費電力評価に必要なCAD(Computer Added Design)ツールの開発を行った.これを従来の2次元FPGAと比較評価を行い,提案3次元FPGAは面積,速度の両面で有効であることを明らかにした.
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IEICE Transactions Fundamentals of Electronics, Communications and Computer Sciences
巻: E99-A ページ: 2500-2506
http://www.arch.cs.kumamoto-u.ac.jp/page/publication2016.html