FPGA(Field Programmable Gate Array)を3次元積層した3D-FPGAは高集積,高速度の面で期待されている.しかしTSV(Through Silicon Via)は面積が大きいため,どこに幾つ使うかが重要である.TSVの数と面積,速度のパフォーマンスにはトレードオフが存在するため,本研究では3次元積層方式とアーキテクチャ探索ツールを研究開発した.アーキテクチャにおいては2層積層ではface-down方式,4層積層ではface-up方式を取りいれ,使用するTSVの数を限定する形で3次元積層が可能となった.また,これらの評価を行い面積,速度面での有効性を確認した.
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