2012 Fiscal Year Annual Research Report
メニーコア時代のHW/SW研究を加速するスケーラブルなHWシミュレータの開発
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11J09632
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
山崎 伸也 (高前田 伸也) 東京工業大学, 大学院・情報理工学研究科, 特別研究員(DC1)
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| Keywords | FPGA / メニーコアプロセッサ / シミュレーション / NoC / ネットワークオンチップ / キャッシュ / 静的解析 / プリフェッチ |
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| Research Abstract |
FPGAを用いたプロセッサの高速なシミュレーション環境について,一般の計算機との連携方式の開発と,本システムを用いたプロセッサの信頼性評価基盤の開発を行った.また,シミュレーションシステム中がそもそも持つハードウェア構成とシミュレーション対象のプロセッサ構成の間の乖離を解消するために,FPGAリソースの抽象化方式の検討を行った.
メニーコアアーキテクチャの評価基盤であるScalableCoreシステムについて,外部に接続される一般の汎用計算機との連携機構を開発した.また,開発したシステムを用いてメニーコアプロセッサの信頼性を向上させるオンチップネットワークの検証環境の構築を行った.プロセッサコア上に発生した誤りを検出することが可能なオンチップネットワーク方式を,本シミュレーションシステム上に実装した.また,実装したオンチップネットワークによりコア上で発生した誤りが正しく検出されることを検証するために,人為的に誤り注入する機構を本シミュレーションシステムに追加した.そして,追加した誤り注入機構により発生した誤りを提案オンチップネットワークのサポートにより検出し,安全にプログラムの再実行を行うことを確認した.
また,FPGAを用いたプロセッサシミュレーションの性能を更に向上することを目標に,FPGAシステムが搭載する外部メモリを抽象化する方式の検討を行った.具体的には,FPGAがチップ内に持つローカルメモリとチップ外部の大容量メモリを合わせて,キャッシュの概念を導入することにより単一の空間に抽象化する.それに基づいて,FPGAが持つハードウェア構成に対する柔軟性を活用し,FPGAに搭載するハードウェアの構成に適したプリフェッチャーを,ハードウェアモデルを静的解析することにより自動的に生成する方式を提案した.
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
FPGAを用いたメニーコアアーキテクチャのスケーラブルで高速シミュレーション環境を構築し,プロセッサのネットワーク方式の評価に用いた.また,計画にあった,アーキテクチャとシステム制御の分離を行う方式について,ハードウェア記述の静的解析フレームワークの開発により実現しつつある.以上を踏まえると,おおむね計画通りに研究が進捗したといえる.
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| Strategy for Future Research Activity |
ハードウェア記述の静的解析による,シミュレーション対象アーキテクチャとシステム制御の分離方式に関する研究を進める.具体的には,シミュレーション対象のハードウェアの記述をもとに,シミュレーションシステム専用のハードウェア記述の自動合成を行う方式を開発する.また,シミュレーション時の詳細なログ情報の取得機構を開発する.
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Research Products
(13 results)
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[Presentation] Read Density Aware Fair Memory Scheduling2012
Author(s)
Takakazu Ikeda, Shinya Takamaeda-Yamazaki, Naoki Fujieda, Shimpei Sato, and Kenji Kise
Organizer
3rd JILP Workshop on Computer Architecture Competitions (JWAC-3):Memory Scheduling Championship (MSC)
Place of Presentation
Portland, Oregon, US
Year and Date
2012-06-09
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