2000 Fiscal Year Annual Research Report
| Project/Area Number |
12780240
|
|---|
| Research Institution | Hiroshima City University |
|---|
Principal Investigator |
坂本 政祐 広島市立大学, 情報科学部, 助手 (20295843)
|
|---|
| Keywords | 冗長数 / 2進SD数 / 多重加算器 / 復号器 |
|---|
| Research Abstract |
本研究では冗長数系システムの実用化を目指して、複数の冗長数オペランドを同時に加算することのできる多重加算器と、2進SD数を2進数に復号する回路すなわちデコーダ回路、以上2つの回路について、それぞれ高速なアルゴリズムを提案し、またMOSFETを用いた具体的な回路の構成を提案し、回路シミュレーションによりその動作の検証を行うのが目的である。
本年度に得られた成果は以下の通りである。
1.回路シミュレーションの準備
本研究費で購入したPC-ワークステーションを用いて、電流モードMOSFET回路の基本構成要素(しきい動作回路等)について予備シミュレーションを行い、条件データを収集した。
2.2進SD数多重加算回路の回路設計
考案済みの2進SD数6重加算回路のアルゴリズムを、MOSFETを用いた電流モードによる回路として設計した。これについて、1.の結果を元にシミュレーションを行い、従来のSD2重加算回路により6重加算を行った場合との比較を行った。さらに3種類の2値CMOS加算器とも比較し、いずれに対しても提案手法の方が高速であることを確認した。
3.新たな6重加算回路の設計
2.の研究過程で、さらに素子数の少ない6重加算回路の着想を得たので、これについては現在回路設計を行っており、13年度にシミュレーションを行う予定である。
4.新たな多重加算アルゴリズムの考案
前述の6重加算アルゴリズムと異なる手法で、4重加算のアルゴリズムを新たに考案した。これについては、6重加算より高速化できる可能性があるが、半面素子数は増加すると見込まれる。従って今後は3.の6重加算回路と4重加算回路を並行して研究を行い検討する予定である。
5.デコーダ回路の回路設計
デコーダ回路のハードウェア・アルゴリズムを、MOSFETを用いた電流モードの回路として設計した。この過程で電圧モード回路の併用も高速化に対して高価的であることがわかった。
|
-
[Publications] Masahiro Sakamoto: "Multi-Operand Radix-2 Signed-Digit Adder using Current Mode MOSFET Circuits"Proc.Int.Technical Conf.on Circuits/Systems, Computer and Communications. Vol.2. 167-170 (2000)
-
[Publications] Masahiro Sakamoto: "Multi-Operand Radix-2 Signed-Digit Parallel Adder"Proc.First Online Symposium for Electronics Engineers. (2000)
