2015 Fiscal Year Annual Research Report
室温動作シリコン単電子トランジスタとナノワイヤＣＭＯＳによる新機能回路の低電圧化
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15H02247
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| Research Institution | The University of Tokyo |
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Principal Investigator |
平本 俊郎 東京大学, 生産技術研究所, 教授 (20192718)
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2015-04-01 – 2019-03-31
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| Keywords | 半導体物性 / 大規模集積回路 / MOSFET / Beyond CMOS / 単電子トランジスタ |
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| Outline of Annual Research Achievements |
本研究の目的は，いわゆるBeyond CMOSと既存CMOS回路の融合による新機能・新概念集積回路を「低電圧」で実現することである．本研究では，次世代のデバイスとして期待されるシリコンナノワイヤトランジスタでCMOS回路を構成し，Beyond CMOSとしては当研究室で長年研究してきた室温動作のシリコン単電子トランジスタを採用した．特性ばらつき抑制および各種デバイスパラメータ最適化などをおこなうことにより新機能創出の低電圧化を目指す．本年度は，CMOS回路の低電圧動作に必須であるシリコンナノワイヤトランジスタの特性ばらつき抑制の研究をおこなった．SOI基板上に電子ビーム露光とドライエッチングによりナノワイヤを形成し，ゲート酸化，ゲートポリシリコン加工，ソース・ドレイン形成，Al配線等のプロセスを得てシリコンナノワイヤトランジスタを試作した．ナノワイヤ幅は2nmから7nmと極めて細い．同一チップ上に作製された多数のシリコンナノワイヤトランジスタのしきい値電圧を測定し，そのばらつきの標準偏差を求めた．従来のバルク基板トランジスタにおける特性ばらつきと公平に比較するため，デバイスサイズの差を考慮して比較した結果，ナノワイヤトランジスタの方がしきい値電圧ばらつきの標準偏差が小さくなることを明らかになった．CMOS回路を低電圧で動作させるためには，個々のトランジスタの特性ばらつきを低減させることが必須であり，これはCMOS回路の低電圧動作に向けて重要な成果である．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
ナノワイヤトランジスタの特性ばらつきが抑制されており，CMOS回路の低電圧化に向けて順調に研究は推移している．
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| Strategy for Future Research Activity |
シリコンナノワイヤトランジスタの特性ばらつき抑制によりCMOS回路の低電圧化の見通しはすでに得られた．続いて，CMOS回路と集積する単電子トランジスタの低電圧化に向けて研究を推進していく．
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Research Products
(4 results)
