ひずみSi Mosトランジスタの物理モデル構築の研究

2006 Fiscal Year Annual Research Report

• Project/Area Number: 16206029
• Research Institution: The University of Tokyo
• Principal Investigator: 高木 信一 東京大学, 大学院新領域創成科学研究科, 教授 (30372402)
• Keywords: ひずみSi / MOSFET / トンネル電流 / 基板電流 / バンド構造 / 一軸ひずみ

Research Abstract

ひずみSi中のひずみがMOSFETの電気特性に与える影響は、移動度や閾値以外にはほとんど調べられておらず、不明点が多い。今年度は、昨年度に引き続いてゲート電流、特にFNトンネル電流に与えるひずみの影響を定量的に調べた。ひずみ量の異なる二軸引張りひずみSi nチャネルMOSFETを用いて、FNトンネル電流のプリファクターと指数部のどちらにひずみの効果が顕著に現れるかを調べた結果、指数部分への影響が支配的であり、ひずみによる伝導帯の低下分だけ反転層電子のトンネルバリアが増大すると考えることで、実験結果が定量的に説明できることが明らかとなった。
また、nチャネルMOSFETの基板正孔電流に与える二軸引張りひずみの影響を調べたところ、基板正孔電流の量子効率は、ひずみ量によってわずかに増大することが分かり、ひずみ印加によるバンドギャップ縮小の結果、フォトンによる電子・正孔対発生量が増大したためと解釈できることが分かった。
更に、MOS界面特性に与える二軸引っ張りひずみの効果を調べるため、ひずみSi nMOSFETにFNストレスを印加して、発生する界面準位量をチャージポンピング法により評価したところ、注入する電荷量を揃えると単位エネルギー当たりの界面準位密度はひずみの有無によらないが、ひずみ印加により反転までのバンドベンディング量が少なくなる結果、閾値シフト量は低減できること、更にストレス電圧を揃えた場合は、ひずみ印加によるゲート電流の低減効果によって、界面準位密度自身も低減できることが明らかとなった。このことは、ホットキャリアあるいは酸化膜信頼性の観点から、nチャネルMOSFETに対しては、ひずみ印加は有利に働くということを意味している。

Research Products

• [Journal Article] Performance Enhancement of Partially and Fully Depleted Strained-SOIMOSFETs (2006)
  • Author(s): T.Numata, T.Irisawa, T.Tezuka, J.Koga, N.Hirashita, K.Usuda, E.Toyoda, Y.Miyamura, A.Tanabe, N.Sugiyama, S.Takagi
  • Journal Title: IEEE Transaction on Eectron Devices vol.53, no.5 Pages: 1030-1038