2019 Fiscal Year Annual Research Report
Precise structure control of 3-dimensional integration CMOS using high mobility materials through layer transfer
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17H06148
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| Research Institution | The University of Tokyo |
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Principal Investigator |
高木 信一 東京大学, 大学院工学系研究科(工学部), 教授 (30372402)
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| Co-Investigator(Kenkyū-buntansha) |
前田 辰郎 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 研究主幹 (40357984)
入沢 寿史 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 主任研究員 (40759940)
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| Project Period (FY) |
2017-05-31 – 2022-03-31
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| Keywords | MOSFET / Ge / III-V |
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| Outline of Annual Research Achievements |
(1) layer transferによるチャネル形成技術・・・条件を最適化したsmart cut法により作製した(111)GOI基板上のnMOSFETの動作を実証し、(100)GOIと比べて高い電子移動度が得られる事を示した。酸化濃縮後の追加酸化により導入した引張りひずみをよるGOI nMOSFETの移動度向上効果を実証した。また、SiGeSn混晶を用いたIV族元素のみからなるGe格子整合系ドナー基板を用いたELOの有効性を明らかにした。III-V-OIに関しては、(111)InAs-OIチャネルの薄膜化に伴う電子のＬ点遷移を利用した性能向上技術を提案し、smart cutと最適なアニーリングを組み合わせた(111)InAs-OI基板上のnMOSFETにより、本コンセプトを実証した。
(2) 低温SD形成と3次元CMOSコテクティビティ技術・・・低温で形成できるNi-InAs合金を用いたメタルSDとInAs-OIチャネルの間の、極めて低いコンタクト抵抗を評価できる素子を提案し、極薄InAs-OIチャネルに対しても十分低いコンタクト抵抗が実現されることを明らかにした。また、チャネル積層時の接合材と層間絶縁膜として有望であるBCBを用いて、Si基板上にGe層ドナー基板とGe層の転写を繰り返し実施し、CMOS積層のプロトタイプとして、Geチャネル層を2層積層させることに成功した。
(3) 高品質MOS界面形成技術・・・Ge及びSiGe MOS界面特性向上に関して検討を進め、Y2O3ゲート絶縁膜を用いることにより、界面準位密度や遅い準位密度の低減が実現できることを明らかにした。InGaAs表面の前処理手法として、S処理の前に十分As酸化物を除去できるHFやHCl処理を行うことで、界面準位密度を最小化できることを見出した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
(1) layer transferによるチャネル形成技術・・・GOIチャネルに対しては、smart cut法と酸化濃縮法の最適化により、GOI層高品質化、(111)GOIの実現、最適ひずみの導入が可能になりつつある。更にデジタルエッチング技術により、極めて薄膜かつ高品質の薄膜チャネルが実現できる。結果として、nMOSFET、pMOSFET共に、薄膜かつ高い性能をもつCMOSを実現するための要素技術が揃いつつある。また、ELO法については、Geに格子整合するSiGeSn (Si 25%以上)エピ膜をエッチング障壁層として使うことでGe格子整合系基板からのELOを実現する準備が整った。III-V-OIチャネルに関しても、smart cut法とデジタルエッチングを用いることで、(111)InAs-OI基板に対して高性能かつ極薄膜のnMOSFETの実現が視野に入った。
(2) 低温SD形成と3次元CMOSコテクティビティ技術・・・NiとInAsを低温で反応させることで形成できるNi-InAs合金を用いたメタルSD構造を提案し、その低コンタクト抵抗特性を、新提案のOI構造を利用したTEGを用いて、定量的に明らかにした。また、3次元集積に関しては、BCB膜がチャネル積層時の接合材と層間絶縁膜として有望であることを示すと共に、BCBとGe ELOによる多段化により、Si基板上にGe層を2層積層させることに成功し、今後のコテクティビティ・プロセスへの道筋を明らかにした。
(3) 高品質MOS界面形成技術・・・SiGe/Ge MOS界面形成に関しては、Y2O3ゲート絶縁膜などを用いた適切なMOS界面層の実現により、低界面欠陥密度が得られる目途を立てることができた。また、InGaAsに対しては、絶縁膜形成前処理の工夫により、界面準位の低減が可能であることを示した。
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| Strategy for Future Research Activity |
(1) layer transferによるチャネル形成技術・・・smart cut 法を用いた薄膜チャネルのMOSFETにおいては、素子特性向上に向けて、特に貼り合わせ界面特性の改善が重要と考えられるので、チャネル形成プロセスの改良により界面特性の向上を進める。一方、ELO法では、Geは過酸化水素水系の溶液に高速でエッチングできるのに対して、SiGeSn混晶は高いエッチング耐性を示すことが分かったので、Ge層を犠牲層に、SiGeSn層を障壁層にしたELO法技術を確立する。また、障壁層とGe層をlayer transferする方法も開発する。InAsのlayer transferでは、GaSb上のAlSbの犠牲層の有効性は確かめられたが、犠牲層の膜厚と転写するInAs層の結晶性や平坦性に課題があるため、ドナー基板の臨界膜厚の考慮もしくは緻密な格子整合系結晶成長により、これら課題を解決する予定である。
(2) 低温SD形成と3次元CMOSコテクティビティ技術・・・350℃までの耐熱性と接合強度を有するBCBにて、Ge ELOの多段化が実証されてことで、上下チャネルでのコネクティビティの準備が整った。BCBとGeを貫通したビア形成を開発し、上下半導体の電気接続を実現することを目指す。一方、350℃以上の温度工程が必要な場合に備えた3次元集積技術の可能性も検討していく。
(3) 高品質MOS界面形成技術・・・InAs-OI nMOSFETの性能向上のためには、更なる界面特性の向上が必要であり、今後、面方位・絶縁膜形成前処理・異なるhigh-kゲート絶縁膜などを用いることによる界面欠陥の低減を進めていく。また、薄膜チャネルの電気特性に大きな影響を及ぼすGOI/III-V-OIの裏面界面の向上技術も検討する。
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