研究課題
基盤研究(B)
ナノ集積回路システムの重要な構成要素であるナノメモリの低消費電力化の研究を行った。 インダクタを用いた電源回路を採用することで電力効率を 50%以上に高め、メモリ全体の消費電力を半減することに成功した。また、ゲート電圧によってしきい値電圧が変化する強誘電体ゲートトランジスタを CMOS ロジックに適用することにより、0.5V と言った極低電力で動作し、従来の CMOS に比べて電力を約 30%低減するナノ集積回路の動作を実証した。更に、ナノメモリの3次元積層技術による大容量化に関する研究を行い、ゲート長とスペースは等しいことが望ましく、空孔の直径が 90nm において層間ピッチ 40nm が達成可能であることを明らかにした。
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Japanese Journal of Applied Physics (JJAP)
巻: vol. 51, no. 4
IEICE Electronics Express (ELEX)
巻: vol. 9, no. 8 ページ: 779-794
130001922730
巻: vol. 51
巻: vol. 9 ページ: 779-794
IEEE J.of Solid-State Circuits
巻: 46 ページ: 2406-2415
巻: 49 ページ: 121501-121509
Japanese Journal of Applied Physics (JJAP) 49
ページ: 121501-121509
情報処理
巻: vol.49,no.9 ページ: 1090-1098
110006884816
情報処理 vol.49, no.9
ページ: 1090-1098
http://www.takeuchi-lab.org/
http://www.lsi.t.u-tokyo.ac.jp/index.html
http://www.lsi.t.u-tokyo.ac.jp/research.html
http://www.Isi.t.u-tokyo.ac.jp/research.html