| 研究課題/領域番号 |
14380146
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| 研究種目 |
基盤研究(B)
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| 配分区分 | 補助金 |
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| 応募区分 | 一般 |
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| 研究分野 |
計算機科学
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| 研究機関 | 九州工業大学 |
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研究代表者 |
笹尾 勤 九州工業大学, 情報工学部, 教授 (20112013)
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| 研究分担者 |
梶原 誠司 九州工業大学, 情報工学部, 教授 (80252592)
井口 幸洋 明治大学, 理工学部, 助教授 (60201307)
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| 研究期間 (年度) |
2002 – 2004
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| 研究課題ステータス |
完了 (2004年度)
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| 配分額 *注記 |
8,700千円 (直接経費: 8,700千円)
2004年度: 2,200千円 (直接経費: 2,200千円)
2003年度: 2,200千円 (直接経費: 2,200千円)
2002年度: 4,300千円 (直接経費: 4,300千円)
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| キーワード | FPGA / メモリ / 再編成可能論理 / BDD / 関数分解 / 論理設計 / 再構成可能論理 / 再構成可能倫理 |
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| 研究概要 |
1.アーキテクチャの開発。多出力論理関数を実現する方法として、組み合わせ回路を実現するLUT(look-up table)カスケードと、リング構造を有する、LUTリングの二つのアーキテクチャを考案した。LUTカスケードは、LUTを直列に接続したものであり、配置配線が単純である。一方、LUTリングは、LUTカスケードを順序回路を用いて模擬するものであり、大規模メモリ、接続回路、制御回路からなる。LUTリングは、動的に変更可能な接続回路を用いており、FPGAのような配置配線の問題は生じない。LUTリングをLSIで実装した場合の性能を評価した。通常のFPGAよりは遅くなるが、同一速度のマイクロプロセッサに比べ10〜100倍高速になることを示した。
2.多出力論理関数の合成手法の開発BDD(二分決定グラフ)を用いて不完全定義多出力関数を能率良く関数分解する手法を考案した。本手法を用いて、中間出力を有する組み合わせ回路型LUTカスケードの設計プログラムを開発した。また、基数変換回路や算術演算回路を設計し、ドントケアを考慮しない場合に比べハードウエア量を数10%削減できることを示した。
3.多出力関数をLUTカスケードで実現する際、符号化を工夫することによりLUTの個数を削減する方法を開発した。LUTの個数を削減することにより、論理関数を実現するために必要なメモリの量を削減できる。本研究では中間変数を1変数関数に変換する符号化法を開発した。本手法を用いると、多くのベンチマーク関数においてLUTの個数を10%程度削減できることを実験的に示した。
4.メモリパッキングのアルゴリズムの開発。LUTリングは、メモリパッキングという手法を用いて、必要なメモリを削減可能である。そのアルゴリズムを開発し、種々の関数に適用したところ、平均すると40%メモリを削減可能なことがわかった。
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